verilog位扩展规则

plplpo · 发表于 2024-4-30 03:40:55

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本帖最后由 plplpo 于 2024-4-30 03:45 编辑

各位老师好，IEEE Verilog标准 2005版 47页有这样一个例子

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关于intA=-4'd12，我个人的理解是这样的：

-4'd12用补码表示是(1)0100，最高位（符号位）被截断

如果把-4'd12看作一个unsigned常数，则应该用0扩展高位，即扩展成 0000_0000_0000_0100
如果把-4'd12看作一个signed的常数，-4’d12的符号位也因为宽度原因被截断了，实际的最高位（符号位）是0，也应该扩展成 0000_0000_0000_0100

可是根据注释来看，-4’d12 被扩展成了1111_1111_1111_0100，这是为什么呢？

pumpkin777 · 发表于 2024-4-30 10:22:46

4bit赋给16bit不会截断吧，直接按16bit的-12算，除非你先把-4‘d12赋值给4bit寄存器，然后把该寄存器赋给16bit。
短赋给长，不会截断，长赋给短，高位被截断

plplpo · 发表于 2024-5-6 14:17:38

pumpkin777 发表于 2024-4-30 10:22
4bit赋给16bit不会截断吧，直接按16bit的-12算，除非你先把-4‘d12赋值给4bit寄存器，然后把该寄存器赋给16 ...

请问这个短赋给长的规则在verilog标准里哪个章节可以查到呢？
我只找到了长赋给短的，在5.6章

谢谢！

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