LVS中missing connection的问题

linda313417 · 发表于 2024-4-29 22:12:08

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本帖最后由 linda313417 于 2024-4-30 09:45 编辑

如下图，数模混合电路中做LVS报错如下。该数字模块已经过LVS，把这个模块和旁边的连线单独拉出来LVS也能过，但是调用之后会出现这个情况。已经数次检查版图和原理图的连线，都没有问题。

aaaaaxbbbbb · 发表于 2024-4-30 07:43:58

可以试一下在lvs的include里面写
layout case yes
source case yes
lvs compare case names

linda313417 · 发表于 2024-4-30 09:19:13

aaaaaxbbbbb 发表于 2024-4-30 07:43
可以试一下在lvs的include里面写
layout case yes
source case yes

这个是什么意思呀

梅希 · 发表于 2024-4-30 09:21:27

很明显你的管子连反了，仔细再检查一遍，管子的source和drain重点看看

梅希 · 发表于 2024-4-30 09:26:34

可以先把这个数字模块box调，再检查

happy_star · 发表于 2024-4-30 09:29:53

这两个信号接反了或者这两个信号的上一级接反了

WXEK狂 · 发表于 2024-4-30 10:25:37

看起来也像跑lvs时候选择严格区分gate了，就是你版图中逻辑门输入和电路是反的

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