ISSCC中电荷泵电路

zj5852761 · 发表于 2024-4-26 17:23:40

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原文
To keep a large dynamic range, 18 CP unitslices are used in parallel to deliver large current required to keep noise low. Areplica bias is used to ensure that up and down currents are matched within <1%over the CP dynamic range. It is sized 4× of the CP unit cell to ensure bettermatching and lower noise.

这里不是很懂为什么前面×4后面×18就实现了低噪声，这里和直接最普通的有什么区别吗？

zj5852761 · 发表于 2024-4-26 17:24:48

本帖最后由 zj5852761 于 2024-4-26 17:26 编辑

A_7.4-to-14GHz_PLL_with_54fsrms_jitter_in_16nm_FinFET_for_integrated_RF-data-con.pdf (589.42 KB, 下载次数: 32 )

附上原文

[求助] ISSCC中电荷泵电路

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