在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1054|回复: 2

[其它] 简单学习记录

[复制链接]
发表于 2024-4-24 20:31:37 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
以下只是个人入门的学习记录(很基础没什么参考价值) 方便以后回过头来看


简单CMOS通常是由P型衬底、N阱、P阱、有源区、栅氧化层和硅栅等构成。NMOS的有源区为N+,沟道内为P阱,P阱的衬底接触为P+PMOS的有源区为P+,沟道内为N阱,N阱的衬底接触为N+MOS的工作原理为栅压增加时,沟道内逐渐反型,当栅压增加到一定程度时,沟道内积累一定量的自由载流子,源漏之间有电压差时载流子会定向移动形成电流。其中源极与漏极是人为定义的,实际中可源漏互换,一般认为NMOS中电压更低的为源极,电压更高的为漏极。CMOS工艺中还有一些常见的隔离方法比如深N阱和浅沟槽隔离等。由于CMOS工艺通常默认P衬底,所以PMOS的隔离通常可以通过放置在不同的N阱中,但普通工艺中的NMOS是放置在PSUB中的。NMOS的阱直接在PSUB中会与晶圆P衬底形成短接相互串扰和影响。所以为了更好的隔离,通常将NMOS单独放在P阱中再添加一层深N阱用于隔离PSUB。这样做之后还有一个好处是NMOS的衬底电位可以独立出来各自设置,原来的普通工艺中NMOS都在一个PSUB中只能有一个电位。

最后分享一个65nm的文档仅交流学习侵权我会及时删除

CMOS工艺剖面图.png
深N井.jpg

65nm文档.txt

176 Bytes, 下载次数: 27 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 2024-4-24 21:08:57 | 显示全部楼层
在模拟设计的后仿阶段绘制版图,很大程度上与工艺密不可分。接下来以65nm工艺为例子介绍经常画版图用到的图层。OD  represent thin oxide for device and interconnection、DNW represent Deep N-Well、PO represent Poly-Si、NW represent N-Well、RW represent PW inside DNW、DOD represent Dummy OD、NP represent N+ implantation、PP represent P+ implantation、CO represent Contact window from M1 to OD or PO、M1 represent 1st metal for interconnection、VIA1 represent Via 1 hole between M2 and M1、DPO represent Dummy PO、DMx represent Dummy Metal、Guard ring represent Complete un-broken ring type OD  and M1 with CO as many as possible, connected to VDD or VSS等等。
发表于 2024-7-9 18:55:25 | 显示全部楼层
挺有用的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 20:08 , Processed in 0.016616 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表