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[求助] mix clock

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发表于 2024-4-18 11:52:51 | 显示全部楼层 |阅读模式

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请教 个问题, DFT scan中,如果我不选clock mix_clocks,那么dc会报Interan-scan下 scan-in 和scan-out 的port不够用。 原来项目中,Interal_scan和 compress 我都选clock no-mixes。没有用过mix_clocks。请教下mix_clock是 有啥不好吗?有啥需要注意的地方呢?谢谢了
 楼主| 发表于 2024-4-18 20:48:56 | 显示全部楼层
mix clock的情况下,是不是从各个occ出来的clock 都变成同步的了。
发表于 2024-4-19 17:11:31 | 显示全部楼层
如果使用mix clocks,那么scan chain会出现 source 和 sink的时钟源不同,也就异步的时序路径,目前设计只有同步设计,异步还无法分析,所以atpg工具对于source和sink之间逻辑的fault,即使能够推导出对应的pattern去detect也会存在放弃的情况,对于这一部分你可以参考user guide,有详细的解析,说白了就是覆盖率会比single clock domain低一些
 楼主| 发表于 2024-4-19 17:25:27 | 显示全部楼层


jiebibiebi 发表于 2024-4-19 17:11
如果使用mix clocks,那么scan chain会出现 source 和 sink的时钟源不同,也就异步的时序路径,目前设计只 ...


谢谢大神回复,明白了。 再请教您一个问题 。



tmax 的test coverage比较低 只要20% 。analy_faults -class AU ,报告 如下
13931 faults are untestable due to constraint values .
38649 faults are untestable due to constraint values blockage .
184499 faults are connected to TLA
64744 faults connected to TIEX
5277 FAULTS are connected to FAIL_TE
这个怎么deubug呢 ,TLA 是啥,这个貌似比较多。谢谢了


发表于 2024-4-22 10:58:19 | 显示全部楼层
我没有用过Tmax,所以不是很清楚TLA(应该是指latch),你随便报一个然后在gui里面追,大概率latch的时钟或者TE端不受控制
发表于 2024-4-22 14:09:53 | 显示全部楼层
mix_clock 意思会有function 下不同clock domain 的clock regs串到同一条链上, 工具会处理好
发表于 昨天 09:05 | 显示全部楼层
最好用mix_clock,在S 家使用dft max ultra 压缩时,要必须使用mix_clock
 楼主| 发表于 昨天 09:08 | 显示全部楼层


zymthb 发表于 2024-4-30 09:05
最好用mix_clock,在S 家使用dft max ultra 压缩时,要必须使用mix_clock


谢谢回复 我没有用streaming压缩,我用的普通压缩
 楼主| 发表于 昨天 10:18 | 显示全部楼层


zymthb 发表于 2024-4-30 09:05
最好用mix_clock,在S 家使用dft max ultra 压缩时,要必须使用mix_clock


请教您一个问题,AC parallel前仿真, SE拉低后,caputre 2拍,scan cell采的的是正确的, exp=0. 到下一个shift clock来之前5ns的时候比较值, 此时reg/Q发生跳变从0跳到了1. (此时D 和SI clk都没有变动)。导致vcs认为是1. 出现了错误expr=0, got=1. 这个一般怎么解啊?谢谢了
 楼主| 发表于 昨天 10:20 | 显示全部楼层


zymthb 发表于 2024-4-30 09:05
最好用mix_clock,在S 家使用dft max ultra 压缩时,要必须使用mix_clock


谢谢回复, 再请教下您 ,transition  parallel前仿真, SE拉低后,caputre 2拍,scan cell采的的是正确的, exp=0. 到下一个shift clock来之前5ns的时候比较值, 此时reg/Q发生跳变从0跳到了1. (此时D 和SI clk都没有变动)。导致vcs认为是1. 出现了错误expr=0, got=1. 这个一般怎么解决啊
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