PLL的整数边界杂散

xq19901211

频率在2600.1M时会有个26M倍频的spur,之前看过ADI说是在ref clk之后加一个2/3倍频或者4/5倍频来解决

请问各位大佬，如果不用2/3倍频，有没有其它的好办法来解决整数边界杂散？

磐磬

这里你对于解决的定义是怎样的呢？是小数spur低于多少dBc算解决？

xq19901211

   

磐磬 发表于 2024-4-14 15:59
这里你对于解决的定义是怎样的呢？是小数spur低于多少dBc算解决？

不能明显影响jitter导致这个频点不能用了

磐磬

   

xq19901211 发表于 2024-4-14 21:44
不能明显影响jitter导致这个频点不能用了

应该是在明确的spec上来讨论这个才有意义的。同样是-50dBc的带内小数spur，你的小数环带内噪声不一样，对jitter的影响也会不同。以我目前的经验，CPPLL小数环路，处理好电地，使用更好的charge pump结构，带内小数spur能做到-60dBc这个水平。使用DTC去补偿DSM的量化噪声还能继续优化带内小数spur，但是最后会被限制在Fref的N次谐波与Fvco的混频上。如果这个还不能满足需求，那就使用Fref倍频器将小数spur挪到带外去。

xq19901211

   

磐磬 发表于 2024-4-15 11:41
应该是在明确的spec上来讨论这个才有意义的。同样是-50dBc的带内小数spur，你的小数环带内噪声不一样，对 ...

感谢指点，请教下
1.现在spur有-60dBc,但是jitter(10K-10M) 有6ps

如果没有spur,jitter(10K-10M) 有1.3ps
这种spur是要关注吗？如果在RX端有这种spur,频谱上挖掉就可以了吗？
2.DTC去补偿DSM的量化噪声，这种方式能优化到多少？

磐磬

   

xq19901211 发表于 2024-4-16 16:18
感谢指点，请教下
1.现在spur有-60dBc,但是jitter(10K-10M) 有6ps

真实spur应该在频谱仪上测量，相噪谱上是归一化之后的。看上去你的这个小数spur性能很差。

xq19901211

   

磐磬 发表于 2024-4-16 16:47
真实spur应该在频谱仪上测量，相噪谱上是归一化之后的。看上去你的这个小数spur性能很差。
...

嗯，如果在频谱仪上看，只有-25dBc

这么差的性能主要是电地处理的不好，还是CP结构不好引起的？

如果是CP结构不好，重点是CP 的Mismatch不好引起的吗？

tanborui123

   

xq19901211 发表于 2024-4-16 17:00
嗯，如果在频谱仪上看，只有-25dBc

这么差的性能主要是电地处理的不好，还是CP结构不好引起的？

楼主我想问问你的PLL在ADE仿真中能看到测试相噪图片上的整数边界杂散吗？

磐磬

   

xq19901211 发表于 2024-4-16 17:00
嗯，如果在频谱仪上看，只有-25dBc

这么差的性能主要是电地处理的不好，还是CP结构不好引起的？

这个原因是多方面的

xq19901211

   

tanborui123 发表于 2024-4-16 17:22
楼主我想问问你的PLL在ADE仿真中能看到测试相噪图片上的整数边界杂散吗？
...

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