seg不同的两个电阻串联，lvs时layout识别不出两个电阻间的连线

miamiamia · 发表于 2024-4-13 15:21:28

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如题，seg不同的两个电阻串联后，lvs后显示版图中两个电阻中间的线miss了，而且layout里两个电阻被识别成一个，但是seg一样的话又可以识别到这条线。如果在两个seg不一样的电阻中间连线处加一个抽头，如下图，版图也能识别出来，也能过lvs，有没有大佬知道是什么原因？

tylxy0033 · 发表于 2024-4-15 14:43:50

本帖最后由 tylxy0033 于 2024-4-15 14:50 编辑

D:\共享\Snipaste_2024-04-15_14-40-29.png
我没成功复现你的问题，把你的lvs.report里的LVS Setup发出来看看

miamiamia · 发表于 2024-4-29 14:45:45

tylxy0033 发表于 2024-4-15 14:43
我没成功复现你的问题，把你的lvs.report里的LVS Setup发出来看看

两个电阻的seg不一样才会出现这个问题，你po po的图里两电阻的seg都是1呢

tylxy0033 · 发表于 2024-4-30 16:41:16

登录/注册后可看大图

还是没复现。
你跑完后把LVS setup发出来看看

miamiamia · 发表于 5 天前

本帖最后由 miamiamia 于 2025-6-12 16:55 编辑

tylxy0033 发表于 2024-4-30 16:41
还是没复现。
你跑完后把LVS setup发出来看看

RULE里面关于R的option选择WL（猜测和这个选择有关系）：

//*OPTION 3: Define Property of resistor. The value can be WL or R.
//* WL(Upper Case): Using W & L as the property of Resistor.
//* R(Upper Case) : Using R as the property of Resistor.

#DEFINE RES_PROPERTY WL

[求助] seg不同的两个电阻串联，lvs时layout识别不出两个电阻间的连线

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