理想电源LVS时认为是电路断路

絮雨轩 · 发表于 2024-4-9 11:57:08

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本帖最后由絮雨轩于 2024-4-9 13:49 编辑

   电路存在理想电源的位置，在layout XL时认为是断路，做layout时没发现，未将该电源两端的线连接上。但LVS跑过了。
用了不同的工艺验证，都存在该现象。
知道可以手动删除，但会出现漏删情况，漏删了但不知道，使之存在电路中了，该如何在LVS识别出有理想电源的存在？

maomao198477 · 发表于 2024-4-9 13:29:35

你不会在电路里删掉这个器件？

絮雨轩 · 发表于 2024-4-9 13:44:24

就是忘了删的情况，有些电路器件多，电路的人漏删，做layout的如果也没发现的情况。

fengrlove · 发表于 2024-4-9 14:08:29

电路就带着这个器件就行。。在.simrc中写上过滤语句就行

絮雨轩 · 发表于 2024-4-9 14:14:14

fengrlove 发表于 2024-4-9 14:08
电路就带着这个器件就行。。在.simrc中写上过滤语句就行

请问如何加过滤语句

fengrlove · 发表于 2024-4-9 14:17:46

本帖最后由 fengrlove 于 2024-4-9 14:18 编辑

絮雨轩发表于 2024-4-9 14:14
请问如何加过滤语句

在启动virtuoso的目录下 .simrc 中添加以下语句：
hnlUserShortCVList=list(
list("analigLib" "vdc" "iprobe" "presistor")
)

hnlUserIgnoreCVList=list(
list("analogLib" "pcapacitor")
)

[原创] 理想电源LVS时认为是电路断路

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