时钟约束需要给一定裕量吗？

Wade_

现有如下的约束：

create_clock -name clk -period 10 -waveform {0 5} [get_ports clk]
set_dont_touch_network [get_ports clk]

我对clk时钟端口，约束的频率为100MHz，暂时不考虑约束的情况下。 我有两个问题：
1. 如果在实际过程中， 我灌入的时钟只有80MHz，甚至更低， 会有问题吗？
2. 我在做时钟约束的时候，需要给一定裕量吗？ 比如实际的工作时钟为50MHz，我约到60MHz会不会有影响？

Nodzzz

ic后端小白，如果约100Mhz，跑80应该毫无问题（不确定有没有那种特殊结构的），频率低了setup和hold应该更好满足。做约束时候应该多约一点给后面留出足够的margin。

Wade_

Nodzzz 发表于 2024-4-1 15:43
ic后端小白，如果约100Mhz，跑80应该毫无问题（不确定有没有那种特殊结构的），频率低了setup和hold应该更 ...

hold应该和频率没关系？ 我就是担心Hold Time会不会有影响。

Nodzzz

Wade_ 发表于 2024-4-1 16:06
hold应该和频率没关系？ 我就是担心Hold Time会不会有影响。

hold看data路径的延迟够不够，而且是同沿检查不影响的。