PLL失锁了

xq19901211 · 发表于 2024-4-2 14:36:17

bright_pan 发表于 2024-3-31 19:01
你的double电路输出的脉宽多少？有没有可能太窄了，在pfd这里没有正常作为方波识别？

因为你不用doubler ...

不用doubler，大部分频点都可以，只是一小断频率范围(100M左右)有问题，可以通过修改div输出占空比规避

xq19901211 · 发表于 2024-4-2 20:38:40

本帖最后由 xq19901211 于 2024-4-2 20:47 编辑

ipmsn5 发表于 2024-3-31 08:31
你把VCO control voltage拉出来看看，就大约知道问题在哪儿了。

doubler异常不锁定时Vctrl的波形，Vctrl DC接近0V，div_ldo输出0.92V；大佬帮忙点拨一下

提高div_ldo输入电压，div_ldo输出1.15V时，doubler可以锁定，锁定时Vctrl大概在0.8V

xq19901211 · 发表于 2024-4-2 20:45:58

本帖最后由 xq19901211 于 2024-4-3 09:45 编辑

磐磬发表于 2024-3-31 10:36
1、正常锁定时vc电压比校准时的低只能说明校准精度不够，频率偏大；
2、从后面的现象分析，你的DIV_LDO工作 ...

2、从后面的现象分析，你的DIV_LDO工作不太正常，可能有稳定性问题。外灌1.2V DIV_LDO，不开doubler的时候相噪有恶化吗？
----给DIV_LDO输入外灌1.2V，不开doubler那些频点相噪还是恶化
3、还有一个可以从仿真上看，DIV的所有DFF的内部节点，有没有floating的点。这种floating的点很容易导致振荡，影响锁定后的相噪，甚至让环路失锁。

----div dff总共6个q/qn floating的点，4/5预分频有一个qn浮空，PS counter有5个；这些floating的点会影响相噪是吗？

但是这些点只是原理图floating，layout没看到有floating

磐磬 · 发表于 2024-4-3 11:35:24

xq19901211 发表于 2024-4-2 20:45
2、从后面的现象分析，你的DIV_LDO工作不太正常，可能有稳定性问题。外灌1.2V DIV_LDO，不开doubler的时候 ...

输出节点悬空没问题，主要是gate悬空

xq19901211 · 发表于 2024-4-3 14:38:18

磐磬发表于 2024-4-3 11:35
输出节点悬空没问题，主要是gate悬空

没发现gate悬空

xq19901211 · 发表于 2024-4-7 21:49:04

@lwjee

xq19901211 · 发表于 2024-4-7 21:52:53

顶上去

thomas9211 · 发表于 2024-4-7 22:06:33

The estimated output of the doubler may not be sufficient, which may be related to the acceptance capability of the PFD. Check if there is a chance to adjust settings such as the buffer.

wandola · 发表于 2024-4-8 09:58:54

为什么div输出的占空比会影响你的性能？占空比是可调的么？

需要多给一些信息。简单的ldo scheamtic，vco频率。

doubler的输出你没有引出来看么？doubler电路，是简单的xor gate？delay可调？
另外带宽是多少，pm是多少？最差的corner PM？

xq19901211 · 发表于 2024-4-8 15:10:24

wandola 发表于 2024-4-8 09:58
为什么div输出的占空比会影响你的性能？占空比是可调的么？

需要多给一些信息。简单的ldo scheamtic，vco ...

开doubler的情况下：整数divldo输入1.0V即可以锁定，小数divldo输入1.0V 无法锁定，必须输入1.2V才能锁定，这个现象能排除doubler本身的问题吗？整数小数的主要的影响在哪里？

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