如何去考虑eco，少动层次？

张志强112233 · 发表于 2024-3-22 10:45:47

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由此降低后期postmask修改成本

ime · 发表于 2024-3-22 10:55:55

1. 多加spare function cell，eco好mapping，且物理位置合适，且timing impact少。说来容易做起来难；
2. 使用ECO gate array，像filler一样撒入全芯片。绝对管够，好mapping。但是，GateArray会比function gate使用更多的layer，比如28nm会动到M1（据说也挺贵的），后面的finfet工艺，会动到更多layer，比如M0... 比普通function gate贵不少；
3. 在方法1的基础上，我猜想是不是可以做一个pin access的layer promotion。比如某个spare cell input需要tie0，那么能否加入某种rule，让这个tie0的net，使用M1-Mx的shape来做routing，那么那些layer pin access就已经预先埋好了。后面有概率可以减少eco routing layer change。（说实话，没有落实到项目上过，不知道效果怎么样？）

piao · 发表于 2024-3-22 17:30:15

还有会看layout

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