DFT scan ATE 测试 IO delay

zxfzpf · 发表于 2024-3-18 22:45:12

您需要登录才可以下载或查看，没有账号？注册

x

数模混合信号如果是 Analog top的话，那DFT scan的那几个信号的IO delay如何保证在测试的时候不出问题呢？比如说scan_out delay 在内部数字模块port 到analog chip top 就有100ns 的话怎么办呢？

zxfzpf · 发表于 2024-3-20 10:26:59

都没人回复下吗

hiee · 发表于 2024-3-20 18:54:39

机台给的可控性比较高，只有有窗口就行，至于具体可以跟ATE工程师商量下，怎么给更合适，TDO和SO如果没有频率要求大不了降频

zxfzpf · 发表于 2024-3-21 10:35:24

hiee 发表于 2024-3-20 18:54
机台给的可控性比较高，只有有窗口就行，至于具体可以跟ATE工程师商量下，怎么给更合适，TDO和SO如果没有频 ...

我只有一个SO需要比对，目前10M频率，所以问题应该不大吧

[求助] DFT scan ATE 测试 IO delay