SAR ADC前仿动态性能很差，求助

hugenpwe17

目前做了一个10bit的SAR，前仿结果中有效位数为8.02bit。

一开始怀疑是比较器的问题，将比较器换成veriloga写的理想比较器，ENOB上升了0.2
后来怀疑是只检测了单端信号的问题，然后仿差分也是一样的结果。

之后提取了Bootstrap的采样输出信号的ENOB，达到了12bit
当时以为全都检测过了，那就只能是DAC的问题了。然后发现DAC的切换开关没有根据电容大小调整，会有驱动问题，但是调整后也就增加到了8.3bit
将DAC换成spilt架构7+3，单位电容从5f增大到20f，这时候测试的ENOB反而到6.5bit了
现在实在不知道该怎么办了，恳请各位大神指点一下

451968344

输入频率降下来，enob有看过吗

hugenpwe17

451968344 发表于 2024-3-14 14:21
输入频率降下来，enob有看过吗

采样频率是2M，输入频率给了11/1024*2M。
一直都是使用这个频率的信号测试的，我试试在降低一点会怎么样

778084265

dac建立完全了吗，上级板采样还是下级板采样，dac寄生看过没有，搞清楚再跑fft啊

wandola

先做ramp input测试，检查有没有mising code，

再仿真dac本省，检查线性。

8.3bit肯定是有missing code

hugenpwe17

问题解决了，仿ramp太久还没来得及看，但是自我检查的时候发现我犯了两个错误：
1）输入信号是（0，3V），而不是（Vcm-1.5V, Vcm+1.5V），在靠近0电平的时候因为offset出现失码，造成类似“削波”现象，导致非线性较大。改善输入信号后有效位数到9.29b。
2）因为工艺库的设置，没有multiple这一选项，所以我想当然的给电容的面积翻倍，认为那就等于容值翻倍，所以DAC阵列我都是使用高一级电容的面积倍率为2倍，但是实际测试中面积2倍的时候，容值大约是1.8~1.9倍。这一步改善后有效位数到达9.76b。

现有问题是，前仿真9.7b是否合格了？还有哪些部分的提升可以继续改善信噪比？

Q2813386371

呃，应该先查看一次比较的dac切换情况，把comp输入两端拉出看看，切换后是否建立完全。不要急着改结构，增大电容会带来一系列驱动问题

zxkl317408

你这是同步sar，还是异步sar

c1pt

hugenpwe17 发表于 2024-3-15 12:29
问题解决了，仿ramp太久还没来得及看，但是自我检查的时候发现我犯了两个错误：
1）输入信号是（0，3V）， ...

朋友你好，这个电容问题你是怎么解决的？我做的10bit sar adc的enob也只有8出头，比较器，CDAC电路开关尺寸都调了也才增加到8.3几

hugenpwe17

c1pt 发表于 2024-4-29 23:50
朋友你好，这个电容问题你是怎么解决的？我做的10bit sar adc的enob也只有8出头，比较器，CDAC电路开关尺 ...

我直接全部使用单位电容，修改symbol的name，比如C1<1:0> 和C2<3:0>就是2、4权重的电容