IIC从机的DC综合，时序图出现高阻态

追驰Chasing · 发表于 2024-3-14 10:21:33

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IIC从机的收测试时，未反标sdf，Max_Diff_Fixed这个变量出现高阻态，与RTL级代码不符合，请问各位大侠，这是DC综合脚本的问题吗

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追驰Chasing · 发表于 2024-3-14 17:20:50

我想询问下，怎么才能把这些高阻态，确定为0或1呢

AlvinRolling · 发表于 2024-3-16 19:41:57

你倒是上代码啊。
前仿有高阻么？

追驰Chasing · 发表于 2024-4-3 11:49:44

AlvinRolling 发表于 2024-3-16 19:41
你倒是上代码啊。
前仿有高阻么？

不好意思哦，前仿没有，DC综合的问题应该是

FrozenlipX · 发表于 2024-4-3 12:11:42

最基本的问题，你确认你拉出来的信号是有效信号了吗？综合不一定按原信号名给你实现所有信号

追驰Chasing · 发表于 2024-4-3 16:52:09

FrozenlipX 发表于 2024-4-3 12:11
最基本的问题，你确认你拉出来的信号是有效信号了吗？综合不一定按原信号名给你实现所有信号 ...

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就是这种的，我写了个test信号拉高验证逻辑，主要这个寄存器既要读又要写，我还不知道怎么组合信号，它后边连的的是与门或门

FrozenlipX · 发表于 2024-4-3 22:07:52

追驰Chasing 发表于 2024-4-3 16:52
就是这种的，我写了个test信号拉高验证逻辑，主要这个寄存器既要读又要写，我还不知道怎么组合信号，它后 ...

去确认每 1bit flop的output pin上挂的信号名是什么，用的是q还是qn

追驰Chasing · 发表于 2024-4-4 16:34:00

FrozenlipX 发表于 2024-4-3 22:07
去确认每 1bit flop的output pin上挂的信号名是什么，用的是q还是qn

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谢谢，是换名字了，还是得多看原理图哇

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