Tessent Verilog pattern clock问题

wang_uestc · 发表于 2024-3-12 10:24:30

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本帖最后由 wang_uestc 于 2024-3-12 10:25 编辑

用别家的ATPG tool可以用Start_Osc启动 OSC/PLL clock

请问tessent除了在verilog pattern中手改force一个clock，pattern可以自动生成clock吗?

jiebibiebi · 发表于 2024-3-12 15:37:32

可以的，你需要使用add_clock命令定义时钟源，和generated的时钟

greatao · 发表于 2024-3-12 19:19:48

别家工具是什么工具?

wang_uestc · 发表于 2024-3-12 23:05:41

greatao 发表于 2024-3-12 19:19
别家工具是什么工具?

Cadence的ET Modus

wang_uestc · 发表于 2024-3-12 23:06:43

jiebibiebi 发表于 2024-3-12 15:37
可以的，你需要使用add_clock命令定义时钟源，和generated的时钟

嗯，加了也还是没有呢
icl文件中有clock，tb里面没有

wang_uestc · 发表于 2024-3-14 16:59:13

解决了，加上ClockPeriods就可以

DFTbin · 发表于 2024-6-19 16:28:13

wang_uestc 发表于 2024-3-14 16:59
解决了，加上ClockPeriods就可以

请问这个在pattern中产生时钟的语句是什么样子，我生成的tb在仿真中就无法自动产生时钟，还是要在外部force；另外，如果pattern的tb文件可以自己产生时钟，那么在混仿时，tb产生的时钟会不会和模拟过来的时钟产生冲突呢？

bingling512 · 发表于 2024-7-1 09:41:00

要看仿真的目的，如果要跟后面ATE测试一致，这个时钟就需要自己配出来

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