Tessent Verilog pattern clock问题

wang_uestc · 发表于 2024-3-12 10:24:30

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本帖最后由 wang_uestc 于 2024-3-12 10:25 编辑

用别家的ATPG tool可以用Start_Osc启动 OSC/PLL clock

请问tessent除了在verilog pattern中手改force一个clock，pattern可以自动生成clock吗?

jiebibiebi · 发表于 2024-3-12 15:37:32

可以的，你需要使用add_clock命令定义时钟源，和generated的时钟

greatao · 发表于 2024-3-12 19:19:48

别家工具是什么工具?

wang_uestc · 发表于 2024-3-12 23:05:41

greatao 发表于 2024-3-12 19:19
别家工具是什么工具?

Cadence的ET Modus

wang_uestc · 发表于 2024-3-12 23:06:43

jiebibiebi 发表于 2024-3-12 15:37
可以的，你需要使用add_clock命令定义时钟源，和generated的时钟

嗯，加了也还是没有呢
icl文件中有clock，tb里面没有

wang_uestc · 发表于 2024-3-14 16:59:13

解决了，加上ClockPeriods就可以

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