eFPGA后端综合timing loop问题

chenxin1 · 发表于 2024-3-10 11:05:51

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最近在跑eFPGA项目的后端综合，用DC compiler+innovus。设计代码RTL中会出现许多timing loop，但是都是一些实际位码流导入后不会出现的loop，主要是在switch matrix里面。现在在跑top层级的设计时会导致综合时间过长，想请教一下有没有什么好的解决办法？单纯disable所有的路径可能会影响其他路径的timing 分析，比较头疼，感谢！

chenxin1 · 发表于 2024-3-10 11:14:36

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