AMS混合信号仿真，子模块替代出错。

xdf666 · 发表于 2024-3-5 14:55:50

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各位前辈好！小弟在做AMS混合信号仿真。顶层模块采用verilog-ams写完后仿真功能正常，但是在逐步替换子模块的过程中出现了奇怪的错误。

本来该模块的输出输出应该是反相的关系。但是verilog替换为原理图以后，该模块的输出与输入是同相的。而且，输出为逻辑0时，正常情况下电位应该为地电位，但是现在是缓慢放电的波形，离地电位始终有距离。

恳请各位前辈指点一下！