sv的一种奇怪例化方法

xiaogou1233 · 发表于 2024-2-22 15:00:59

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我们都知道verilog在例化一个module的时候有两种方法，但是今天看到一个sv的奇怪写法，百度也没找到说明，特此来求教

一个module（name叫addr_decode吧）  input 是 addr_i,idx_o(为了方便，假设就两个port)，在例化的时候是这么写的

addr_decode  i_addr_decode( .addr_i,
                                          .idx_o
);

solarwafer · 发表于 2024-2-22 15:03:15

还是最原始的方法吧，这种操作在工作中要被dis的

jiangnaner · 发表于 2024-2-22 15:06:17

不推荐

sinva · 发表于 2024-2-22 18:05:35

有啥好奇怪的？这样的写法是一种简写，参数名和连线名相同。

xiaogou1233 · 发表于 2024-2-22 19:21:21

sinva 发表于 2024-2-22 18:05
有啥好奇怪的？这样的写法是一种简写，参数名和连线名相同。

请教一下system verilog有这条规则吗？

sinva · 发表于 2024-2-23 09:15:51

xiaogou1233 发表于 2024-2-22 19:21
请教一下system verilog有这条规则吗？

有啊，如果参数名和连线名相同，还可以更简化，所有端口用 duv i (.*)代替。当然推荐使用interface进行接口连接，不推荐端口到端口的连接。

saipolo · 发表于 2024-2-23 11:54:53

但凡是语法标准支持的，就不算奇怪！奇怪的是ieee标准没有，各个厂商自定义的，别家不兼容的，那才算奇怪。

[求助] sv的一种奇怪例化方法

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