LVS时，对于IP的pad的处理

卷芯菜

我的设计中，IP上面需要盖一个pad，比IP形状小一点，用于帮IP上的东西连到AP层去。
摆放位置有手册说明，我是摆对了的，drc也没有问题。
问题是：
1.但是LVS时会针对pad报incorrect instence, 设 layout box 就会没有这个报错。 是因为工具觉得overlap了所以识别错误吗？
2.设lvs box的话，会让工具把这个cell的内部都当成空的？
（pad和IP 有通过内部pin shape 实现连接关系）layout box 会影响工具，从而识别不出它们内部是连通的吗？

还有个问题：
pad上的pin1 和 IP上的pin2 pin3 和 portA 连到同一条net,  且pad的pin1是通到AP的,这样的IP有4个，没有相邻.
如果手动画net 把这12个pin 和1个port连通，没有connection问题，但是我觉得没有必要，因为pad的pin直接通向ap层了
如果不连， 用virtual connect ，按道理来讲应该可以吧？不知道还是会有connection 问题？ 和我的layout box有关系吗？

卷芯菜

再请教一个问题
.global 和 vertual connect 的作用有什么区别？

caca29

在chip level, virtual connect 和 LVS box不建议使用，你要考虑物理层
看一下你盖的PAD，是否属于DUP PAD ( device under PAD), "incorrect instence"是否因为你盖上去的PAD引起短路而报错

卷芯菜

   

caca29 发表于 2024-2-22 11:01
在chip level, virtual connect 和 LVS box不建议使用，你要考虑物理层
看一下你盖的PAD，是否属于DUP PAD  ...

谢谢

怎么看不是 DUP PAD 呢？
pad的摆放位置和朝向都是按照手册来的，我也打开gds 看过，没有发现短路

ClarenceCN

lvs的网表更新了pad的信息吗？

卷芯菜

   

ClarenceCN 发表于 2024-2-26 16:38
lvs的网表更新了pad的信息吗？

你指的是netlist 还是 cdl 呢？

一直都有，连接关系有，引脚信息也有

ClarenceCN

   

卷芯菜 发表于 2024-2-26 16:47
你指的是netlist 还是 cdl 呢？

一直都有，连接关系有，引脚信息也有

netlist和cdl是一个东西，两种叫法，把版图和lvs 图形结果贴一下看看。

卷芯菜

   

ClarenceCN 发表于 2024-2-26 16:53
netlist和cdl是一个东西，两种叫法，把版图和lvs 图形结果贴一下看看。

如图，有两个相关报错，
missing connection 那个问题如果我手动连线或者改变连接关系并且打不同名字的text也可以解决，  但是我很奇怪为什么virtual connect没有起作用
incorrect inst 解决了上面那个问题之后还有这个，pv没有短路

ClarenceCN

   

卷芯菜 发表于 2024-2-26 17:26
如图，有两个相关报错，
missing connection 那个问题如果我手动连线或者改变连接关系并且打不同名字的t ...

1、virtual connection 在top level 一般不用，这个要跟design探讨，如果非要用的话，要看下lvs option里开关有没有打开。

2、最后连接关系那张图，这些phy的pad 都连在phy_resref这个信号上？而版图里只连了3根，还差10根，如果那10根连线用virtual connect的话参考1给出的建议，如果用线连起来的话，应该就没有这个错误了。

卷芯菜

   

ClarenceCN 发表于 2024-2-27 09:45
1、virtual connection 在top level 一般不用，这个要跟design探讨，如果非要用的话，要看下lvs option里 ...

嗯你说的对。手动连确实是可以解决这个问题， 这是个没有top 没有前端 没有人带 的练手项目
我现在的疑惑是 1. 这四个IP 虽然没有连上，但是分别都出到AP 层的，一定要连起来吗？ 2.假如是不需要连的， 为什么我的virtual connect 没用成功

VIRTUAL CONNECT COLON YES 和 VIRTUAL CONNECT NAME  "phy_resref"  一起用的，还是没起作用