问一下坛子里的大神，数字芯片总线引脚的排列有啥设计依据？

zzsczz · 发表于 2024-2-8 18:11:40

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比如IC要外扩内存，为了方便布线，相关引脚（地址数据控制信号）排列有讲究

良好的pin设计可以方便布线，不知道芯片设计、封装上是怎么考虑的？难道是一代一代试错把最优排布筛选出来吗？

Jason.tschen · 发表于 2024-2-8 21:14:51

IC die I/O Pads may different to packaged I/O signals order !!! which one you described???

zzsczz · 发表于 2024-2-9 15:55:31

Jason.tschen 发表于 2024-2-8 21:14
IC die I/O Pads may different to packaged I/O signals order !!! which one you described???

我指的是packaged I/O signals order

完整的问题是：
在pcb layout 时得规划信号层数：给定芯片的 packaged I/O signals order ，在指定层数下能否完成布线，或者需要多少过孔完成布线，是如何计算的？

目前是抄参考设计，有没有解析解？在数学上属于啥问题？

111stupid · 发表于 2024-4-17 18:17:31

zzsczz 发表于 2024-2-9 15:55
我指的是packaged I/O signals order

这个问题感觉很大；首先需要知道design rule，然后根据经验规划层数....没有特定的数学解

zzsczz · 发表于 2024-4-20 20:00:42

111stupid 发表于 2024-4-17 18:17
这个问题感觉很大；首先需要知道design rule，然后根据经验规划层数....没有特定的数学解 ...

@特定芯片支持的 ram类型是确定的撒

高速芯片对外基本是串行连接了

找 DDR3\4\5的 pin 脚设计即可

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