请教一下，verilog的头文件何时用？

german010 · 发表于 2024-2-2 00:06:52

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verilog头文件是不是不能包含有 module，除了有module的verilog文件不能当头文件外，其余verilog的文件（比如包含宏定义、function的文件）都可以作为头文件吧？

xiaoxiaochen · 发表于 2024-2-2 02:22:27

verilog头文件可以有 module
verilog 唯一的要求是每个module 只有一个定义

有两种方法可以做到这一点
1. 只包含头文件一次
2. 在你的头文件中设置一个 ifdef 保护
类似

复制代码

AlvinRolling · 发表于 2024-2-2 08:42:08

include的含义，就是把头文件的内容复制到当前位置，所以当前文件里能有的，头文件里也能有

saipolo · 发表于 2024-2-2 09:23:24

2008年5月10号你就注册了，这都快16年了，怎么还问这种问题，转行干IC/FPGA了？

liuguangxi · 发表于 2024-2-2 11:20:31

从通常的设计习惯上讲，Verilog头文件只包含宏定义和/或函数定义，设计文件在适当的地方include头文件，并且保证头文件定义内容作用域限制在当前设计文件。

uiwjyb · 发表于 2024-2-4 11:28:40

saipolo 发表于 2024-2-2 09:23
2008年5月10号你就注册了，这都快16年了，怎么还问这种问题，转行干IC/FPGA了？ ...

哈哈哈，估计刚刚想起来账号密码

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