DFT multi clock domain

Joey.Yu · 发表于 2024-1-29 16:45:02

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各位大佬，用tessent做DFT的时候碰到一个问题，设计中有两个时钟域，比如一个100M，一个50k，如果按照一个clock domain插scan chain的话在at_speed的时候50k时钟域下的路径很难满足时序要求，并且浪费面积，求问有没有什么办法能把时钟域分开做DFT，是不是还需要额外的si so pin呢？

flyskyseu · 发表于 2024-1-29 16:59:11

是hold时序难收吗

Joey.Yu · 发表于 2024-1-29 17:01:07

flyskyseu 发表于 2024-1-29 16:59
是hold时序难收吗

hold倒没啥问题，主要是setup修不掉导致后仿会有部分pattern fail

flyskyseu · 发表于 2024-1-29 17:14:32

50k修不掉？是不是scan_clk比50k快修不掉setup？

Joey.Yu · 发表于 2024-1-29 17:21:06

flyskyseu 发表于 2024-1-29 17:14
50k修不掉？是不是scan_clk比50k快修不掉setup？

stuck-at的pattern没有问题，主要是在at_speed的时候ATPG是以100M create pattern的，导致50k的timing path满足不了100M的要求，我们的dft flow没有分clock domain，所以不知道怎么解决

flyskyseu · 发表于 2024-1-29 17:26:12

Joey.Yu 发表于 2024-1-29 17:21
stuck-at的pattern没有问题，主要是在at_speed的时候ATPG是以100M create pattern的，导致50k的timing pa ...

这个正常的都应该是分clock domain处理的吧

Joey.Yu · 发表于 2024-1-29 17:30:29

flyskyseu 发表于 2024-1-29 17:26
这个正常的都应该是分clock domain处理的吧

不知道分clock domain是不是需要额外增加scan input和output pin呢？

KleinLashes · 发表于 2024-1-31 09:21:05

50k时钟不做AC就好了

序列9-学徒 · 发表于 2024-1-31 16:58:47

Joey.Yu 发表于 2024-1-29 17:30
不知道分clock domain是不是需要额外增加scan input和output pin呢？

不需要吧，插edt 的时候决定有多少channel了，分clock domain不影响chain的数量，只改变每条chain的cell数量

Joey.Yu · 发表于 2024-2-2 19:19:57

KleinLashes 发表于 2024-1-31 09:21
50k时钟不做AC就好了

应该还是得分clock domain，不然所有的寄存器都串在chain上，没法在transition pattern生成的时候把50k驱动的寄存器单独拿出来吧

[讨论] DFT multi clock domain

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