Verilog初学,求助

2558966080 · 发表于 2024-1-29 10:19:14

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我准备设计一个从1-12的计数器,带同步复位端,下面是我的代码.但报的错误我不太明白.

harry_hust · 发表于 2024-1-29 10:55:22

本帖最后由 harry_hust 于 2024-1-29 11:07 编辑

Q既然不是 counter，那么就可以不用复位，可以删掉always block；把 reset 给到 the_counter 里面去复位里面的 counter 即可；

报的问题与语法相关，Q 放到了同步时序 always block 里面，那就需要定义为 reg，但其又被assign 为 the_counter 的输出，这里就冲突了；
Q 在 always block 里面仅有复位，没有 function，这个相当于没有实际意义。

2558966080 · 发表于 2024-1-29 11:30:57

harry_hust 发表于 2024-1-29 10:55
Q既然不是 counter，那么就可以不用复位，可以删掉always block；把 reset 给到 the_counter 里面去复位里 ...

确实,我把always去掉就成功了.但我有一个疑问,Q在the_counter中也是reg型的(子模块的定义见下图),并不会被定义为线网型呀.

harry_hust · 发表于 2024-1-29 14:03:12

本帖最后由 harry_hust 于 2024-1-29 14:04 编辑

2558966080 发表于 2024-1-29 11:30
确实,我把always去掉就成功了.但我有一个疑问,Q在the_counter中也是reg型的(子模块的定义见下图),并不会 ...

Q有实际 function 就不会被综合为 wire； wire 和 reg 只作用于当前模块。还是先看看语法吧

2558966080 · 发表于 2024-1-29 17:47:33

harry_hust 发表于 2024-1-29 14:03
Q有实际 function 就不会被综合为 wire； wire 和 reg 只作用于当前模块。还是先看看语法吧
...

ok,谢谢了

new_fast · 发表于 2024-1-30 11:58:21

本帖最后由 new_fast 于 2024-1-30 14:01 编辑

有个网站叫HDLBits，可以练习代码写法。
你这个Q莫名其妙写个复位，感觉你有点想在其他always模块里给它赋值，这是绝对不行的，一个寄存器只能在一个always块里赋值。代码最终是要转换成电路的，你初学代码可以试着把自己写的代码画成电路，寄存器+组合逻辑的形式。电路里寄存器就是寄存器，wire就是wire，不会混的，也不可能画出来一个寄存器有两个输入。

2558966080 · 发表于 2024-2-3 01:22:36

new_fast 发表于 2024-1-30 11:58
有个网站叫HDLBits，可以练习代码写法。
你这个Q莫名其妙写个复位，感觉你有点想在其他always模块里给它赋 ...

好的,很感谢! 我正在HDLbits上练习, 初学语法不太熟悉,所以总犯一些低级错误.

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