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本贴自2015年发布以来，陆续收到非常多的RFIC行业从业者或者研究生学员的工程实例询问邮件（直到今天还有较多邮件）。为了便于大家的学习和提高，本人对之前的工程实例进行了升级，基本上是以全晶体管级的形式提供给大家，为了加快仿真速度，数字部分采用Verilog-A实现，并将该工程实例作为本人最新出版的书籍《射频集成电路设计》（电子工业出版社，李松亭著，2023年12月出版）的附带材料提供开源下载（下载地址在书中的前言中有链接），有需要的同行们或者将来的同行们可以自行下载学习。 该接收机采用低中频架构来实现，中频频率为 4.092MHz（本振频率处于下频率段，为 1571.328 MHz）。包含的主要核心模块为： LNA, 正交 Downconverter,Complex BPF,PGA, AGC, ADC, PLL以及相关滤波器带宽校准电路 RC Calibrator。为了加快仿真速度，本设计中的 VCO模块和其它算法模块（ AGC校准算法中的译码电路，二进制搜索算法，参考频率分频器等）均采用 verilog-A语言进行建模（可参考附录 B, C, D, E）。另外在进行频率综合器的设计时，为了将 AFC算法以及小数分频中的 Sigma-Delta（ SD）调制器也进行实现，我们将其设计成宽范围输出，但是固定其输入参考频率和分频比，因此在保证 PLL环路稳定的情况下可以大大简化电荷泵和环路滤波器的设计复杂度。同时我们将 VCO设计成宽范围输出，包括 16条压控频率线，并且将 AFC算法、 SD调制器以及加法模块利用 Verilog-A进行实现（附录 F, G, H），以提升仿真速度。其它模块的设计均在晶体管级进行实现（即使在此情况下，利用典型的设计服务器，完成系统级仿真也需要约 4天时间）。另，本接收机中还加入了 I/Q通路失配校准功能，极大的提升接收机的镜像抑制能力（校准算法和校准电路均通过 Verilog-A实现）。本设计采用 0.18 μm CMOS工艺进行实现， 电源电压为 3.3 V（简单起见，省去了 LDO等稳压电源模块），所有的仿真均在典型工艺角下进行（个别仿真会采用多种工艺角进行验证），本附录的最终目的是提供一个学习型的设计案例，并给出具体的仿真结果（模块级和系统级）。
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发表于 2024-1-26 10:43:55
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