门控时钟的TE

蕾兹曼 · 发表于 2024-1-22 17:14:09

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跑pattern的时候发现有些门控时钟的TE端口rtl连的DFT_EN，综合出的网表TE给零，插DFT之后连的SE，这种情况是DFT策略问题吗？如果是的话应该怎么约束呢

liph123 · 发表于 2024-1-22 17:31:13

DC会默认连接门控时钟，set_dft_configuration -connect_clock_gating 这个选项默认是enable的，像你说的，综合完TE是tie到0的，在插入dft后工具会识别到这些门控时钟，然后把TE打通，我猜测你没有专门定义一个信号用来指导工具完成这个工作。所以工具就连到SE了，建议可以专门设一个dft信号，set_dft_signal -type选项是ScanEnable -usage选项是clock_gating，这样工具就会把这些TE端拉到你定义的这个信号上。

liph123 · 发表于 2024-1-22 17:37:18

liph123 发表于 2024-1-22 17:31
DC会默认连接门控时钟，set_dft_configuration -connect_clock_gating 这个选项默认是enable的，像你说的， ...

还有建议在定义dft信号前，加一句，identify_clock_gating

蕾兹曼 · 发表于 2024-1-22 17:44:14

如果是这种情况网表，这些门控时钟在capture阶段不一定有clk，这样子出的pattern没有mismatch是不是对的？

蕾兹曼 · 发表于 2024-1-22 17:50:18

蕾兹曼发表于 2024-1-22 17:44
如果是这种情况网表，这些门控时钟在capture阶段不一定有clk，这样子出的pattern没有mismatch是不是对的？ ...

就是感觉capture有没有时钟全靠pattern导致的func_en有效，不可靠的样子

蕾兹曼 · 发表于 2024-1-22 18:13:09

liph123 发表于 2024-1-22 17:31
DC会默认连接门控时钟，set_dft_configuration -connect_clock_gating 这个选项默认是enable的，像你说的， ...

感谢，原因懂了。那这种连接到SE上推出来的pattern会不会有错？因为个人认为capture阶段是一定有时钟的，这种情况下capture有没有时钟全靠给出的激励能不能拉高原来的func_en，觉得有点不太靠谱。如果有问题的话，秉持着尽量少的使用端口的想法，我想设置DFT_EN作为clock_gating_port，但是这样的话又会导致dft_en不能作为autofix的conctrl_signal。有什么办法吗？

liph123 · 发表于 2024-1-23 10:21:37

蕾兹曼发表于 2024-1-22 18:13
感谢，原因懂了。那这种连接到SE上推出来的pattern会不会有错？因为个人认为capture阶段是一定有时钟的， ...

任由工具自己去连TE端的话，可能会有问题，就是某个阶段可能会没时钟，这也是单独拉一路信号来专门控制TE端的原因。另外，虽然要省端口，不过我觉得该省省该花花，门控时钟的使能还是建议单独给一路专门信号来控，后面出其他问题更麻烦。

蕾兹曼 · 发表于 2024-1-23 10:31:10

liph123 发表于 2024-1-23 10:21
任由工具自己去连TE端的话，可能会有问题，就是某个阶段可能会没时钟，这也是单独拉一路信号来专门控制TE ...

感谢大佬

序列9-学徒 · 发表于 2024-1-29 18:02:41

tessent工具会在插scan chain阶段trace clock直到时钟定义点，并对这条路线中的clock gate进行分析，如果TE是在leaf pin上被tie成0，工具会自动用SE来控TE，但是假如TE被拉到hierarchy tie成0，那工具不会控它，需要自己添加信号来控制。

KleinLashes · 发表于 2024-1-31 09:22:15

这种是正常的啊为什么要约束

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