设计20bits以上的多比特DT SDM ADC时，DAC设计的问题

cys114514 · 发表于 2023-12-29 11:35:37

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本帖最后由 cys114514 于 2023-12-29 11:59 编辑

假如设计一个高精度DT SDM ADC。我知道在单比特量化器时，反馈DAC直接用开关和采样电容就可以实现了。我看一篇文献中提到一个反馈DAC里面，13.6pF的电容大概有13bits的inherent linearity，我不太明白这个固有的线性度是指的什么（mismatch吗？），而这个13bits又是怎么算出来/仿真出来的。

有无前辈解惑，万分感谢！

lvwei_1024 · 发表于 2024-1-3 09:54:33

应该是KT/C算出来的精度

bjhdwrj · 发表于 2024-1-3 16:29:19

和sar一样，电容之间的匹配精度，如果不用dem，反馈电容精度必须做到很高

cys114514 · 发表于 2024-1-3 17:16:15

lvwei_1024 发表于 2024-1-3 09:54
应该是KT/C算出来的精度

哦哦，确实应该是这个

cys114514 · 发表于 2024-1-3 17:18:03

bjhdwrj 发表于 2024-1-3 16:29
和sar一样，电容之间的匹配精度，如果不用dem，反馈电容精度必须做到很高

那这种匹配精度带来的误差是不是只能在simulink里面仿真了（或者用matlab写）？我在virtuoso里面应该怎么仿真这一点呢

bjhdwrj · 发表于 2024-1-3 17:22:23

cys114514 发表于 2024-1-3 17:18
那这种匹配精度带来的误差是不是只能在simulink里面仿真了（或者用matlab写）？我在virtuoso里面应该怎么 ...

是的，一般dtsdm设计都会先提取工艺库的一些参数，比如电容mismatch，然后做MATLAB或者simulink行为级模型评估性能，sd的过采样率太高了，在cadence里跑蒙卡太费时间了

kwankwaner · 发表于 2024-1-3 23:34:10

是δC/C，是mismatch，δC和工艺相关，C就是这里13.6p

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