PR的时候clk端口需要设置transition和driving吗？为什么？

hypo029 · 发表于 2023-12-28 12:24:09

PR的时候clk端口需要设置transition和driving吗？为什么？PR的时候clk端口都会做哪些约束？

卷芯菜 · 发表于 2023-12-28 12:24:10

需要约束，但是在PR之前，你看一下你的sdc里面应该已经有这些指令中的部分：set_driving_cell / set_drive / set_input_trans /set_input_delay 。

这是因为对EDA工具来说，从外部来和去外面的端口的情况是未知的，需要用这些指令告诉工具怎么去模拟真实的情况进行内部的计算。比如给端口 set_input_trans ,给端口指定一个trans值，以便后面的cell有一个（input trans）好计算delay,如果不给，工具是默认为0的。

maomao198477 · 发表于 2023-12-28 13:37:05

你的clk 是理想的？不是那么就要设

墨默 · 发表于 2023-12-28 14:36:40

不知道端口外部时钟情况是怎样的，因此会在约束中定义端口时钟的相关约束。

hypo029 · 发表于 2023-12-28 15:57:31

卷芯菜发表于 2023-12-28 15:14
需要约束，但是在PR之前，你看一下你的sdc里面应该已经有这些指令中的部分：set_driving_cell / set_drive ...

比如说我要设set_input_transition 1.5 [get_ports clk]

set_driving_cell BUF_10 [get_ports clk]
这样吗？这样算是对clk的端口进行了约束，是吗？

卷芯菜 · 发表于 2023-12-28 17:25:24

hypo029 发表于 2023-12-28 15:57
比如说我要设set_input_transition 1.5 [get_ports clk]

set_driving_cell BUF_10 ...

是的，指令具体用法你man一man

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