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查看: 573|回复: 1

[求助] 请教集成时钟和电压如何仿真?

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发表于 2023-12-25 09:55:10 | 显示全部楼层 |阅读模式

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我正在集成模拟时钟模块和模拟电压模块,遇到仿真问题


模拟工程师给我时钟模块,片内时钟,有lib,lef等库文件,但是.v是一个空的module,不知道如何产生时钟激励,testbench怎么写?



发表于 2024-1-4 13:53:11 | 显示全部楼层
你们是买的IP,那么让对方提供。
如果是你们公司自己的IP,而且没有写过model,就需要你自己写model,具体行为和参数需要和模拟工程师协商,相当于你自己写一个verilog 模型用于仿真。
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