关于分频时钟用来的抽取采样的问题

COOL_红冰

                               
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如图，我采用用vivado仿真时使用一个32分频的慢时钟去采样一个由原始时钟触发的寄存器信号，以实现一个抽取的效果。但是仿真的结果显示，这个抽取并不像那种由相同时钟触发的链路那样去采集前一级寄存器触发沿到来前的值，而是抽样到前一级寄存器抽取沿之后的结果，这让我很诧异，请问有朋友知道其中原因吗，另外像这种情况，后端综合出来的电路也会入vivado仿真结果这样采到触发沿之后的值吗？

数学必考150

以下知识来源于“数字ic设计入门”的3.10节：“复杂的时钟分频会出现这种情况；是因为尽管仿真器给我们一种并行处理的感觉，但是实际上仍然按顺序执行的；“所以应该是你分频复杂了，仿真器没认出是时钟信号，而是当数据信号进行处理，于是采样数据就跟代码写的先后顺序有关；可以在DFF采样的时候用， A <= #1 data;这种写法，清晰时序

COOL_红冰

数学必考150 发表于 2023-12-22 15:51
以下知识来源于“数字ic设计入门”的3.10节：“复杂的时钟分频会出现这种情况；是因为尽管仿真器给我们一种 ...

感谢您的解答，不过我这个采样用的时钟信号写在了alway()内，不可能仿真器识别不出这是时钟，另外您的解答中给出的解决方法的代码是可综合的吗？感觉不可综合啊

aaaalei

同样遇到这个问题了，没搞懂咋回事，求解

数学必考150

COOL_红冰 发表于 2023-12-22 19:27
感谢您的解答，不过我这个采样用的时钟信号写在了alway()内，不可能仿真器识别不出这是时钟，另外您的解 ...

这种#延时的写法当然不可综合，只是在前仿真中方便观察波形；具体的实现，应该是在时序约束那里，用fpga软件写的sdf或自己写的sdc文件，给这个信号标为pll分频，让仿真器知道是时钟信号，然后拿去综合实现

haimo

2楼正解，或者你把32分频的时钟写成=产生，而不是<=