相噪仿真加入dff的veriloga模型，会报错

虚幻的世界6101

如题，时钟的相位噪声仿真中，我调用的ahdlib里的d_ff veriloga模型，会报错，有哪位大佬知道在哪里添加“ignore_hidden_state"嘛？

                               
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module d_ff(vin_d, vclk, vout_q, vout_qbar, reset, set);
input vclk, vin_d, reset, set;
output vout_q, vout_qbar;
electrical vout_q, vout_qbar, vclk, vin_d, reset, set;
parameter real vlogic_high = 5;
parameter real vlogic_low = 0;
parameter real vtrans_clk = 2.5;
parameter real vtrans = 2.5;
parameter real tdel = 3u from [0:inf);
parameter real trise = 1u from (0:inf);
parameter real tfall = 1u from (0:inf);

   integer x;

   Analog begin
      @ (cross(V(vclk) - vtrans_clk, +1 ) or cross(V(reset) - vtrans_clk, +1 ) or cross(V(set) - vtrans_clk, +1 ) )
         if ( V(reset) > vtrans_clk )
         x = 0;
         else if ( V(set) > vtrans_clk )
         x = 1;
         else
         x = ( V(vin_d) > vtrans );

         V(vout_q) <+ transition( vlogic_high*x + vlogic_low*!x,
                                   tdel, trise, tfall );
         V(vout_qbar) <+ transition( vlogic_high*!x + vlogic_low*x,
                                      tdel, trise, tfall );
     
    end
endmodule

洛神孤恋

                               
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虚幻的世界6101

洛神孤恋 发表于 2023-12-22 10:17

知道了，谢谢哥