calibre2016 Gate level PEX出现floating net

MNJR · 发表于 2023-12-18 20:39:38

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如题用calibre2016 Gate level PEX的时候，出现floating net，transistor level就没有问题。有一些逻辑门的PW和NW会悬空，还有一些寄生电容电阻会悬空，PW和NW悬空肯定是不行的。
这是calibre Gate level的问题吗？数字电路如果做transistor level的提取网表太大了，接受不了啊。

MNJR · 发表于 2023-12-18 20:43:22

calibre2016 Gate level PEX出现floating net（同analog layout的帖子）
https://bbs.eetop.cn/thread-961210-1-1.html
(出处: EETOP 创芯网论坛 (原名：电子顶级开发网))
这个有悬赏，可以答这个

MNJR · 发表于 2024-1-9 14:53:37

自顶一下，有没有大佬来解答一下

[求助] calibre2016 Gate level PEX出现floating net

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