calibre2016 Gate level PEX出现floating net（同analog layout的帖子）

MNJR · 发表于 2023-12-18 20:42:03

如题用calibre2016 Gate level PEX的时候，出现floating net，transistor level就没有问题。有一些逻辑门的PW和NW会悬空，还有一些寄生电容电阻会悬空，PW和NW悬空肯定是不行的。
这是calibre Gate level的问题吗？数字电路如果做transistor level的提取网表太大了，接受不了啊。

MNJR · 发表于 2024-1-9 14:52:41

自顶一下，有没有大佬来解答一下

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