使用lec检查rtl和综合网表的一致性的问题

SGengiant · 发表于 2023-12-15 15:29:42

主要是因为综合时自动插入了clock_gate，导致lec检查时出现了 non-equivalent，请问这种问题该如何解决呢，主要是想通过手动的方式给它整成equivalent的

kk2009 · 发表于 2023-12-15 15:29:43

加上这个就可以了：set_flatten_model -gated_clock

SGengiant · 发表于 2023-12-18 10:13:55

kk2009 发表于 2023-12-16 11:07
加上这个就可以了：set_flatten_model -gated_clock

好的，谢谢，我试一下

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