vcs+verdi仿真

doukuaiwangle · 发表于 2023-12-7 14:57:47

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vcs+verdi仿真的时候代码中有用generate来写的，生成的波形就没办法查看这部分代码的波形，这种该怎么办？

临界 · 发表于 2023-12-7 17:57:22

所以一般不会这么写，design是爽了，验证直骂娘。建议换个写法

doukuaiwangle · 发表于 2023-12-8 14:08:04

临界发表于 2023-12-7 17:57
所以一般不会这么写，design是爽了，验证直骂娘。建议换个写法

验的ip

没法看波形错了也不知道咋改

harry_hust · 发表于 2023-12-8 14:46:05

定义的 reg 和 wire 都放在 generate 外面就能看了啊；
module instance 不影响，可以直接看；
还可以直接在 test bench 中重新定义 wire，通过 hierarchy 连接，就方便在波形上看了

doukuaiwangle · 发表于 2023-12-8 15:52:29

harry_hust 发表于 2023-12-8 14:46
定义的 reg 和 wire 都放在 generate 外面就能看了啊；
module instance 不影响，可以直接看；
还可以直接 ...

我试试感谢感谢

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