uvm组件编译问题

verify0906

   求助下大佬，

           为了uvm的组件编译方便，想写成如下的格式，命名为tb_class.sv，然后组件只编译这个文件就可以了（incdir添加组件所在目录）。
           现在问题是，单独编译一个用例没有问题，多用例并行仿真的时候，有时会出错（概率约10%左右吧），就是编译到这个tb_class.sv时，经常会有部分仿真任务不对里面的组件展开编译，请问这个该如何处理，拜谢拜谢