clock gating求助：哪些场景下会在rtl中例化门控时钟呢？

Carl_0522

之前设计ip的时候了解到，如果使用正确的rtl coding style可以在dc综合后自动生成clock gating。
后来发现，在rtl中也可以手动调用clock gating。

所以想请教一下各位前辈，在保证coding style的前提下，哪些场景会手动调用clock gating呢？




module cell_clock_gating (TE, E, CP, Q);
  input TE; // test enable which is used for test mode in DFT
  input E;  // enable
  input CP; // clock
  output Q;

  reg E_lat; // internal signal
  assign E_or = E | TE;

  always @ (CP or E_or) // this is a latch
    if (!CP) begin
      E_lat <= E_or;
    end

  assign Q = E_lat & CP;
endmodule

Carl_0522

自顶

fuxugang

设计中，模块时钟和复位可以做成单独可控。模块功能不用的时候可以关掉时钟和复位，来降低功耗。时钟可控也就是手动加clock gating.

Carl_0522

fuxugang 发表于 2023-12-1 10:13
设计中，模块时钟和复位可以做成单独可控。模块功能不用的时候可以关掉时钟和复位，来降低功耗。时钟可控也 ...

谢谢大佬解惑！