All-digital duty-cycle correction for pipeline ADC

爱学习的小居居

请问有做过数字DCC的大佬吗？小弟请教几个问题

1.数字DCC能够cover的频率范围看论文上都比较高，200M以上，上G的也有，我的指标是20M-125M，当然可能50M以下30%-70%也不需要调占空比，这种是可实现的吗？
2.不用模拟DCC是稳定时间太慢了，用于Pipeline ADC ,上电后10个周期出Code，大佬们有什么好的建议吗？

nanke

不建议用DCC处理时钟，jitter会影响pipeline adc性能

爱学习的小居居

nanke 发表于 2023-11-17 13:43
不建议用DCC处理时钟，jitter会影响pipeline adc性能

大佬，问一下，如果在100M左右，时钟占空比在30%-70%都能正常工作，如果不使用DCC，岂不是要多花费很多功耗将运放带宽做上去？

nanke

爱学习的小居居 发表于 2023-11-17 14:08
大佬，问一下，如果在100M左右，时钟占空比在30%-70%都能正常工作，如果不使用DCC，岂不是要多花费很多功 ...

不是大佬。不知道，只是提醒一下。为啥会有30%~70%占空比也能工作这个需求，不能给个200M时钟再2分频？

爱学习的小居居

nanke 发表于 2023-11-17 14:11
不是大佬。不知道，只是提醒一下。为啥会有30%~70%占空比也能工作这个需求，不能给个200M时钟再2分频？
...

应该不行，外部CLK频率是定死的，比如105M，但是会对输入CLK高低电平做限制，比如低电平最短时间和高电平最短时间都是3.8ns，对应下来是40%-60%,有些会更严格一点，我不太清楚这种一般都不加DCC吗？Jitter 在3ps rms不能够满足吗？那么还有其他的处理方式吗？

im.leo

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爱学习的小居居

im.leo 发表于 2023-11-17 15:06
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