关于set_clock_group 选项的一些疑问

又来长脑了 · 发表于 2023-11-16 16:31:17

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有这样一个电路，如果在MUX的Y口设置physically exclusive后面reg1和reg2还会显示mutiple clock吗？

邝卓宇 · 发表于 2023-11-16 19:05:43

不会显示了，但是clk_1和clk_2设置physically exclusive做不了串扰分析，设置logically exclusive就行了，不会再检查这两个时钟之间的时序路径了。

又来长脑了 · 发表于 2023-11-16 19:10:33

邝卓宇发表于 2023-11-16 19:05
不会显示了，但是clk_1和clk_2设置physically exclusive做不了串扰分析，设置logically exclusive就行了， ...

谢谢解答，但是这时候如果在mux后generate两个时钟（mux0和mux1），然后再设置physically exclusive，在check_timing后为什么还是报reg上存在两个时钟呢？

邝卓宇 · 发表于 2023-11-16 19:17:59

你是生成时钟设置的physically exclusive吗？生成时钟不会自动继承主时钟的时钟关系，设置后报的是哪两个时钟？

又来长脑了 · 发表于 2023-11-16 19:24:05

邝卓宇发表于 2023-11-16 19:17
你是生成时钟设置的physically exclusive吗？生成时钟不会自动继承主时钟的时钟关系，设置后报的是哪两个时 ...

报的两个生成时钟

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邝卓宇 · 发表于 2023-11-17 09:25:05

按道理应该不会再做时序检查，看报的寄存器名称是分频器寄存器，不知道是不是这个原因导致

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