请问大佬们，设计一个1.6GHz的全数字锁相环，设计流程是如何呢？fpga和asic结和吗

liuzhuozhuo

请问大佬们，如果是1.6GHz的全数字锁相环用ASIC方式是不是需要用candence呢？现在是差不多有DCO、鉴相器、基于mash111的小数分频器的Verilog代码，不太清楚下一步需要做什么，这个在网上没有找到什么模型，初学还不太会，谢谢大家啦

                               
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亻可白

走数字流程就行

liuzhuozhuo

亻可白 发表于 2023-11-13 13:05
走数字流程就行

谢谢您，只是我看一些论文中好像DCO、TDC这些都用了virtuoso来搭建模型，不太清楚纯数字部分代码怎么和那个软件结合

亻可白

liuzhuozhuo 发表于 2023-11-13 16:17
谢谢您，只是我看一些论文中好像DCO、TDC这些都用了virtuoso来搭建模型，不太清楚纯数字部分代码怎么和那 ...

对，实际上这部分的模块都是按照模拟电路的设计好了，然后一些控制逻辑例如小数分频、数字滤波器还是要走数字流程DC、ICC后端等，然后把模拟和数字整体的放到一起进行验证

liuzhuozhuo

亻可白 发表于 2023-11-13 19:47
对，实际上这部分的模块都是按照模拟电路的设计好了，然后一些控制逻辑例如小数分频、数字滤波器还是要走 ...

非常感谢您，能不能再请问一下，那整体结合的时候是在virtuoso里面一起吗？因为好像FPGA不能仿真到吉赫兹的DCO

亻可白

liuzhuozhuo 发表于 2023-11-14 10:38
非常感谢您，能不能再请问一下，那整体结合的时候是在virtuoso里面一起吗？因为好像FPGA不能仿真到吉赫兹 ...

对，是要放到virtuoso里来进行联合仿真的，工程量还挺大的

liuzhuozhuo

亻可白 发表于 2023-11-14 12:59
对，是要放到virtuoso里来进行联合仿真的，工程量还挺大的

明白了，谢谢您的耐心解答