基于Xilinx CMT设计低抖动的高性能时钟

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随着FPGA内部同步电路运行时钟频率的提高，时钟抖动将成为制约设计时序性能的显著因素。Xilinx FPGA提供高性能的时钟管理单元（CMT，Clock Management Tiles），可帮助设计者获得低抖动的FPGA内部运行时钟。

Xilinx对其各系列FPGA，均提供时钟资源的专用手册，本文不是手册的翻译，而是针对实际设计的一些对比测试，以加深对Xilinx FPGA CMT应用的理解。本设计基于Spartan-6 LX150完成，其中部分电路需要运行至240MHz或300MHz，最终，此FPGA片内高速时钟的方案如下图：

                               
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布局/布线后，静态时序报告中给出的PhyClk[3:0]抖动情况如下图（注：四组PhyClk的抖动指标一致，且在UCF文件中添加了200ps的SYSTEM_JITTER，并为输入时钟添加了200ps的INPUT_JITTER）：


图片删除了。。。字数超限。。。


可以看到，时钟周期约束为3.25ns的设计，其中PLL输出时钟的离散抖动（Discrete Jitter）为0.181ns，设计指定的系统抖动（System Jitter）为0.282ns，合成时钟不确定度（Clock Uncertainty）为0.168ns（占比时钟周期的5.17%），可以认为针对本设计的时钟是一个低抖动的高性能时钟，不会成为设计时序的瓶颈。

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