关于Verilog 累加器的编写

我想学IC

本次设计的是8位的累加器，使用8位寄存器和8位全加器进行设计。（毕竟刚开始学，希望大家见谅）寄存器和全加器的模块和累加器的模块编写已经编写完了。接下来是写测试代码，但是测试代码却直接卡住了（脑子失忆不知道该咋写） 自己写了一个但是呢，并不能实现累加的效果。

通过测试代码的赋值，但是最后的波形确得不出想要的结果

yasimi

你tb里的ACC_clear没有拉高过，则你的顶层用于连接的ACCOUT信号就没有初始化，所以把不定态x传播下去了。