静态时序分析的问题

geek86

为什么静态时序分析中的时序路径都是以触发器的时钟输入端到触发器的输入端啊，这样定义有什么优点嘛

jiachuankang

和verilog硬件描述语言特性有关吧，时序电路本身就是RTL级描述，reg to reg，当然分析也就是保证下一级reg能正确采到上级的输出就好了

2046

谈不上优缺点，就是应该这样吧。基于触发器的同步时序电路，前级触发器时钟沿跳变是触发器间组合逻辑一轮计算的时间起点，同步时序电路的有用功是触发器间的组合逻辑tdq产生的，前级触发器tck2q和后级触发器的tsetup都是无用功，是时序计算的额外开销。