ESD电路仿真遇到的问题

Forbetter

各位大佬，小弟最近在跑ESD仿真时候遇到一些问题想请教求帮助：
1、将GGNMOS的snapback效应用Verilog-A写的behavior model代替的，别人提供的model的trigger voltage是51v，泄流电流是与两端电压相关的函数有关。但是现在trigger voltage太大了，当我减小trigger voltage到30v的时候用finesim跑就会报不收敛，试着将函数系数改一改（主要也没有TLP数据），还是会报错。想问下大佬们你们在跑ESD方针的时候是怎么跑的？snapback是怎么处理的，如果一样是写成behavior model，那behavior model是怎么处理的，里面的trigger voltage和函数系数应该是怎样的对应关系？
2、在ESD上电过程中（10ns）电压很大，泄流电流也很大，我们要不要考虑，我有听有相关人说上电过程是可以不用考虑的,但不太理解的是上电过程有10ns，对于我们工艺来说这是挺长一段时间的，不会对器件有影响吗？

IC_Spark

Verilog-A的model挺想学习一下的，可否分享一些资料

franzjoseph

snapback就是很容易不收敛的，用器件搭的行为模型会比纯verilog收敛性好一些