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[求助] spyglass报的error:clock_info05应该怎么解决

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发表于 2023-11-1 21:53:00 | 显示全部楼层 |阅读模式

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就是CDC检查的第一步cdc_setup_check之后clock_info05这一项报了两千多个。 clock signals C1  and C2  converge at mux M. Missing set_case_analysis constraint on control signal S.


以下是CDCruler文档里面的解决方案:


To debug the violation reported by this rule, perform the following steps:
1. Open the Spreadsheet Viewer window to view the clock-pairs affected by the same MUX select signal.
2. View the Incremental Schematic of the violation message.
3. In the schematic, check the MUX where clock signals converge with the un-constrained select signal.


To find the signals that need to be constrained, perform the following steps:
1. Turn on the Setup_clock01 rule and look for the auto_case_analysis.sgdc file in the current working directory.
2. Review each constraint in the generated SGDC file.
3. Copy the relevant constraints in current SGDC file.


To find the signals that need to be constrained, perform the following steps:
1. Turn on the Setup_clock01 rule and look for the auto_case_analysis.sgdc file in the current working directory.
2. Review each constraint in the generated SGDC file.
3. Copy the relevant constraints in current SGDC file.


If signals or connected nets are already constrained, perform the following steps:
1. Enable Show Case Analysis in Incremental Schematic window.This schematic should show where constant propagation is blocked or takes 'x' value.
2. Apply correct constant value to signals by using set_case_analysisconstraint.


以下是翻译:
如果需要调试该规则上报的违规信息,请执行以下步骤

1. 打开电子表格查看器窗口,查看受相同MUX选择信号影响的时钟对。
2. 查看违规消息的“增量原理图”。
3.在原理图中,检查时钟信号与无约束选择信号收敛的MUX。


要找到需要约束的信号,请执行以下步骤:
1. 打开Setup_clock01规则并查找auto_case_analysis。当前工作目录下的SGDC文件。
2. 检查生成的SGDC文件中的每个约束。
3.复制当前SGDC文件中的相关约束。




或者,您可以执行以下步骤来查找需要约束的信号:
1. 的增量原理图窗口中的选择信号进行反向跟踪
Clock_info05违规消息,直到它到达输入端口、黑匣子输出或触发器。
2. 对SGDC文件中的适当信号应用set_case_analysis约束



如果信号或连接的网络已经受到约束,请执行以下步骤:
1. 在增量原理图窗口中启用显示案例分析。
这个原理图应该显示恒定传播被阻止或取“x”值的地方。
2. 通过使用set_case_analysis约束对信号应用正确的常数值。


按这里的意思,每一个MUX都要我手动给选择信号,也就是用set_case_analysis给sel赋0/1,那这么多时钟MUX,路径根本检查不完啊,我现在的做法是全部sel都给0,这样确实可以消除这个error,就是不知道有没有其他更好的方法?比如让工具自己选sel、所有时钟路径都检查、
















屏幕截图 2023-11-01 213626.png
 楼主| 发表于 2023-11-1 21:54:48 | 显示全部楼层
本帖最后由 2441697316 于 2023-11-2 11:41 编辑

.....
 楼主| 发表于 2023-11-2 11:40:51 | 显示全部楼层
补充一下,现在加了一百多个set_case_analysis,clock_info05没了,但是多了几个03c(时钟被绑定到固定值0/1)
发表于 2023-11-16 19:05:58 | 显示全部楼层
clock_info05b怎么处理呢?
 楼主| 发表于 2023-12-2 19:29:05 | 显示全部楼层


小兔子宝宝哒 发表于 2023-11-16 19:05
clock_info05b怎么处理呢?



05b:时钟汇聚到组合门,而不是多路复用器。
看起来不是大问题。你确认一下这些error的位置是不是出在时钟切换之类的电路上的,这种就不用管了。

其他功能电路上的这种情况可以试试用set_case_analysis阻断某一个时钟

                               
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我现在觉得spyglass报的很多问题其实都是约束不完全、应该黑盒但没有黑盒之类的失误造成的,真正需要改电路的error重点关注异步信号没有同步处理、复位信号没有同步释放

发表于 2023-12-7 11:11:53 | 显示全部楼层


2441697316 发表于 2023-12-2 19:29
05b:时钟汇聚到组合门,而不是多路复用器。
看起来不是大问题。你确认一下这些error的位置是不是出在时 ...


我把一个时钟复位模块设置成了黑盒,它的输入是一些时钟和复位信号,输出也是时钟和复位信号,这个要怎么约束呢?其次这个模块被复用了多次,每次复用又是不同的时钟域/复位域,这要怎么约束呢?示意图大概是下面这个样子

                               
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发表于 2023-12-7 12:18:37 | 显示全部楼层
spyglass将复位路径识别成了clock路径,然后报告了clock_info05这个问题,这是怎么回事?

 楼主| 发表于 2023-12-12 20:24:49 | 显示全部楼层


小兔子宝宝哒 发表于 2023-12-7 12:18
spyglass将复位路径识别成了clock路径,然后报告了clock_info05这个问题,这是怎么回事?

...


可以用abstract_port命令约束黑盒端口,我现在没有SGDC命令的文档,你在公司里spyglass目录下找找,abstract_port是直接对模块定义的,就算例化了也是同样的定义,另外可以直接用reset和clock命令把这个信号定义成复位/时钟信号,这两个命令本身也可以指定异步关系
 楼主| 发表于 2023-12-12 20:44:09 | 显示全部楼层


小兔子宝宝哒 发表于 2023-12-7 12:18
spyglass将复位路径识别成了clock路径,然后报告了clock_info05这个问题,这是怎么回事?

...


报告了clock_info05,要么就用reset约束一下,要么就不管它了,反正大概率没问题,有问题也是异步复位同步释放的问题,给复位信号加两级同步信号就行,但是不加大概率也没问题,如果你这个芯片要求不严的话
发表于 2023-12-15 15:00:59 | 显示全部楼层
大佬,请教一个问题,为什么我将模拟模块设置成blackbox后,会出现clock_info03a(时钟没有约束)这样的error
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