综合报warning不能解析SNPS_CLOCK_GATE...

SGengiant

如题，具体的warning为：

Warning: Unable to resolve reference 'SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_1' in 'Gala_CNTWIDTH16'. (LINK-5)
Warning: Unable to resolve reference 'SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_0' in 'Gala_CNTWIDTH16'. (LINK-5)
Warning: Unable to resolve reference 'SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_0' in 'halleyb_CNTWIDTH16'. (LINK-5)
Warning: Unable to resolve reference 'SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_1' in 'halleyb_CNTWIDTH16'. (LINK-5)


这几个cell无法解析我也是无从下手，我应该是在“Gala_CNTWIDTH16”和“halleyb_CNTWIDTH16”这两个模块外部定义了两个clock_gate，HalleyA和halleyb是这两个模块内部的子模块，这个SNPS_CLOCK_GATE是从何而来的呢，

有朋友遇到过类似的问题吗

zero_0

打开网表看一下是什么单元，假设reference叫 CKICG好了，然后在工具里抓一下：get_lib_cells */CKICG

这个名字看上去是工具自动插的ICG，却没有link上也挺奇怪的

SGengiant

zero_0 发表于 2023-11-1 14:50
打开网表看一下是什么单元，假设reference叫 CKICG好了，然后在工具里抓一下：get_lib_cells */CKICG

这个 ...

多谢，我试一下！

SGengiant

zero_0 发表于 2023-11-1 14:50
打开网表看一下是什么单元，假设reference叫 CKICG好了，然后在工具里抓一下：get_lib_cells */CKICG

这个 ...

你好，这个操作我其实不是很理解，而且我这几个命令都报错了：


get_lib_cells SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_1
Error: Can't find lib_cell 'SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_1'. (UID-109)
get_lib_cells SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_0
Error: Can't find lib_cell 'SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_0'. (UID-109)
get_lib_cells SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_0
Error: Can't find lib_cell 'SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_0'. (UID-109)
get_lib_cells SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_1
Error: Can't find lib_cell 'SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_1'. (UID-109)


这个是我把*/去掉后的输出，之前加的*/也是一样的错误

zero_0

SGengiant 发表于 2023-11-1 15:21
你好，这个操作我其实不是很理解，而且我这几个命令都报错了：

不是SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_1，而是下面底层的ICG单元，打开网表就知道了。也有命令可以抓，这里就先不说命令了

SGengiant

zero_0 发表于 2023-11-1 15:25
不是SNPS_CLOCK_GATE_HIGH_HalleyA_CNT_WIDTH16_1，而是下面底层的ICG单元，打开网表就知道了。也有命令 ...

大概懂了，就是看库里面带不带这个底层单元是吧，这个我看了是有的


网表里面是：

module SNPS_CLOCK_GATE_HIGH_halleyb_CNTWIDTH16_0 ( CLK, EN, ENCLK, TE );
  input CLK, EN, TE;
  output ENCLK;


  CLKLANQV0P5_96S7P5T16L latch ( .CK(CLK), .E(EN), .TE(TE), .Q(ENCLK) );
endmodule



然后get_lib_cells出来是：

get_lib_cells */CLKLANQV0P5_96S7P5T16L
{scc12nsfe_96sdb_7p5tc16_lvt_ffgs_v0p88_0c_ccs/CLKLANQV0P5_96S7P5T16L}


但是为什么还会报错呢

zero_0

SGengiant 发表于 2023-11-1 15:44
大概懂了，就是看库里面带不带这个底层单元是吧，这个我看了是有的

ffgs_v0p88_0c跟 operating condition一致吗

SGengiant

zero_0 发表于 2023-11-1 15:47
ffgs_v0p88_0c跟 operating condition一致吗

我max operating_condition和这个设置的一样

SGengiant

zero_0 发表于 2023-11-1 15:47
ffgs_v0p88_0c跟 operating condition一致吗

我发现设置的是ffg，不知道有影响没“


set_operating_condition -max_library scc12nsfe_90sdb_9tc16_lvt_ffg_v0p88_0c_ccs -max ffg_v0p88_0c

zero_0

SGengiant 发表于 2023-11-1 16:04
我发现设置的是ffg，不知道有影响没“

有，你将6T和7.5T混用了