关于IO pad 排布以及哪些io 需要bump出去问题

lixuhui112

现在做一个full chip 的项目，工艺：smic 28n，

现在对IO pad 怎么摆放比较迷茫，比如
1 .io pad 哪些摆在上面，哪些摆在下面以及左右？
2. io pad 之间的间距，以及间距之间会加一些VDD VSS 和VDDIO这些数量怎么得出的？
3.对于IO pad ，signal pad 全部是需要bump出去的，还有一些VDD 和vss 也需要bump出去一些，这些vdd 和vss 是怎么选取的呢？

amazingpang

1 .io pad 哪些摆在上面，哪些摆在下面以及左右？
                   ---- 要和前端以及封装等讨论，如果已经有ball map按照ball map排布，如果没有考虑timing，power，ESD，SSO等。
2. io pad 之间的间距，以及间距之间会加一些VDD VSS 和VDDIO这些数量怎么得出的？
                  ----考虑供电能力,ESD，SSO，具体细节
                    a. 估算core power 数目，更具core power再加50% margin,算出需要个数
                    b.估算 io pwer数目，根据IO power，同时计算SSO，取两个大值
                    c. ESD一般是不同电源地之间加
3.对于IO pad ，signal pad 全部是需要bump出去的，还有一些VDD 和vss 也需要bump出去一些，这些vdd 和vss 是怎么选取的呢
                  ----- 这个要和封装一起讨论，主要看你要出多少个ball

waley

Fab's IO pad library 應該有 datasheet and application node, 這兩份文件有基本使用規範
再進一步就是 ESD/LU 的考量, FYI

土肥圆的Alice

第一个问题：你需要看这个项目的封装图，根据封装来摆IO的顺序
第二个问题：先确定IO的宽度，高度。如不确定，先确定PAD的开口尺寸。IO间距这些要看ESDrule，PAD的大小，间距（看design rule），添加VDD,VDDIO的数量，看你面积了。一般一组所需就够了，其他有空的位置，可以放一些clamp
第三个问题：吾母鸡。。
以上可参考，这些是我自己的理解

南风

1.首先根据产品定义确定PAD的位置区域，区域的选择不是layout决定的。
2.跟封装对接的部门要具体的PAD的pitch以及open。
3.至于具体的PAD位置以及个数这个是具体情况具体做法，根据layout实际情况来。

lixuhui112

看了IO的文档，如截图所示，文档中都有给出placement建议，对于power io bump ,均匀分布在4边就可以，

amazingpang

1 .io pad 哪些摆在上面，哪些摆在下面以及左右？
           ---------a. io摆放要和前端，封装，讨论，
如果已经有了ball map，那就好按照ball map排布，
                     b.
2. io pad 之间的间距，以及间距之间会加一些VDD VSS 和VDDIO这些数量怎么得出的？
3.对于IO pad ，signal pad 全部是需要bump出去的，还有一些VDD 和vss 也需要bump出去一些，这些vdd 和vss 是怎么选取的呢

xiaocheng12345

bonding pad 是有间距要求的，我们这边别个要求间距70，所以IO之间若是PAD小了就会加IOfiller。每6-8个signal IO就会加一组电源PAD，说是可以防ESD，空间不够可以只加VSS pad。

xingyun666666

xiaocheng12345 发表于 2023-11-14 10:12
bonding pad 是有间距要求的，我们这边别个要求间距70，所以IO之间若是PAD小了就会加IOfiller。每6-8个sign ...

每6-8个signal IO就会加一组电源PAD，说是可以防ESD，空间不够可以只加VSS pad


请教下大佬，
（1）每6-8个signal IO就会加一组电源PAD，这个的目的是为了防止有ESD，还是为了给其他signal IO pad供电？
（2）空间不够可以只加VSS pad，不加VDD，那其他的signal pad从哪里得到电呢？

awesomewalle

Mark