涉及到veriloga模型的spectre电路怎样画版图？

WL8906

suncold

画不了版图。
VerilogA只是对电路的行为级描述，仅仅只是模型，又不对应具体的晶体管级电路，怎么可能画得出版图？

andyfan

suncold 发表于 2023-10-29 00:54
画不了版图。
VerilogA只是对电路的行为级描述，仅仅只是模型，又不对应具体的晶体管级电路，怎么可能画得 ...

他这问题其实就问的不清不楚；我怀疑他知道点什么，又知道不全，所以问了这么个莫名奇妙的问题。


用verilogA写的原型描述，当然没办法对应到具体版图，因为这是高等级的描述。但是verilogA在BSIM6（改名叫BISM-BULK），和FINFET的器件模型BSIM-CMG里，取代C，成为器件模型的描述语言；哪这个当然可以对应到版图。

我看了他问的问题，就没搞懂他到底要问的是什么。

WL8906

andyfan 发表于 2023-10-29 09:40
他这问题其实就问的不清不楚；我怀疑他知道点什么，又知道不全，所以问了这么个莫名奇妙的问题。

啊 就是我这个spectre电路里面有一个模型veriloga写的，现在要流片，昨天规划了下，只能把veriloga写的模型端口空出来，其他电路正常画版图流片，只是想确认一下veriloga模型确实不能画版图流片

suncold

andyfan 发表于 2023-10-29 09:40
他这问题其实就问的不清不楚；我怀疑他知道点什么，又知道不全，所以问了这么个莫名奇妙的问题。

你说的这个我知道，早十年前就在JSSC上看过这方面的探索性论文了。
但是我觉得你可能混淆了一个问题，就是代表“线路连接关系”的晶体管级电路图，和代表“晶体管器件物理和电学特性”的晶体管模型，其实是分开的两个概念。

晶体管级电路图，包含的信息只是电路元件之间的连接关系，以及电路元件的宽、长、M值等纯几何特性，如果不代入具体的model，它就并不能表征任何的电学特性。但对于版图来说，又不关心电路元件的电学特性。说得极端一点，即便我整个电路图都用analogLib里面的symbol来绘制，虽然会很不方便，但也不会画不了版图，因为版图工程师只要按照元件的几何尺寸和连接关系，把电路图转换为版图就行，至于这个电路能不能仿真，Layout说关我屁事。事实上，在很多年以前，PDK还没发展出来时，IC工程师就是这么工作的。

而你说的，新的BSIM-BULK模型通过Verilog-A实现，这里说的是利用编程语言，将器件物理的数学模型实现为可供计算机调用的函数库。比如BSIM模型，它将MOS管描述成了一组包含成百上千个可变的参数、带有经验公式修正的方程，但是这仅仅是数学模型，计算机又不懂数学模型，所以就要把数学模型用计算机语言实现并编译成机器代码，变成函数库供调用。而这个将器件模型实现为函数库的工作，以前用的是C语言，现在不过是换成了Verilog-A而已，这就像编写同一个软件，可以用Java也可以用C++一样，不过是语言的不同而已。
而仿真器干的事情，就是将电路网表转换成微分方程然后求解，其中的元器件就是调用代表器件模型的函数库来实现。而Foundry提供的model，其实就是告诉仿真器，在调用模型函数库来实现元器件时，需要传入哪些参数，比如Hspice model中，用.model语句定义的器件模型，其实就是一堆的参数，并不包括器件的任何具体电学行为，因为这些行为都已经被实现在器件模型的函数库中了。

扯了这么多，我就是想说一件事，Verilog-A实现的BSIM模型，描述的是器件内部的电学特性，但归根结底，这与具体的电路没有关系，你也不可能拿着一堆器件模型直接画出版图。与版图直接对应的，是描述元器件几何尺寸和连接关系的电路图（网表），但这与元器件的器件模型并不相关。
举个例子，在数字设计中，用Verilog对电路进行了行为级描述，但这样的代码并不能直接变成版图，而是要先综合，把行为级代码翻译成门级网表，这时候才有了实际的电路图，然后才能进行PR，最终变成版图。但是很可惜，迄今为止，也没有一个能把行为级Verilog-A代码“综合”成实际电路图的工具，所以Verilog-A也始终还停留在行为级建模的层次（对BSIM的实现本质上也是对元器件电学特性的行为级建模），没法迈出下一步。

ztstg2018

suncold 发表于 2023-10-29 14:26
你说的这个我知道，早十年前就在JSSC上看过这方面的探索性论文了。
但是我觉得你可能混淆了一个问题，就 ...

模拟就没法和数字逻辑那样搞，

chuchuang

veriloga 只是个模拟建模的代码 需要把实际电路搭出来才能画版图  又不是verilog 可以走数字自动布局的流程