关于小数频率合成器的一些问题

猪儿虫饲养员

本人最近在研究小数频率合成器，关于SDM调制器有一些问题。
1.如图一，二，三这是本人按照论文搭的PLL，MASH1-1-1的SDM模型，其运用的是累加器模型当一阶SDM模型。那就有个问题，既然是sigma-delta那么这个的过采率是多少呢？模型内也不包括量化器，量化误差从哪来？
2.输出波形如图四如果我累加器设计为10bit，输入255，其小数值为255/1024=0.249，其输出波形如图三，是【-3，4】的序列，从平均值来看很好理解，用mean模块跑出来的平均值与设计值几乎一样。但问题来了，这组数据最终是会输入可编程分频器的，如果只是为了使可编程分频器在输入0为N分频，1为N+1分频，那么其-3,-2 ,-1, 2,3,4到底代表了什么含义呢？SDM数据需要如何进行处理呢？分频器该如何设计呢？
跪求各位大佬解惑！！ 各种paper里面讲SDM控制分频器的太少了

惜悖

第一个问题：采样率为参考频率，大于PLL的带宽10倍以上
第二个问题：DSM的输出为一个4-bit的二进制信号，可以利用补码表示，然后直接加入到分频率的输入，即能实现N-3,N-2等分频比

nanke

但问题来了，这组数据最终是会输入可编程分频器的，如果只是为了使可编程分频器在输入0为N分频，1为N+1分频，那么其-3,-2 ,-1, 2,3,4到底代表了什么含义呢？SDM数据需要如何进行处理呢？分频器该如何设计呢？


pll和sdm我也是新手,但学习过一段时间，
我理解-3,-2 ,-1, 2,3,4 相当于SDM的比特数。PLL里的SDM相当于一个SDM DAC的数字部分。DAC模拟的输入即N+（  -3,-2 ,-1, 2,3,4）
SDM数据需要如何进行处理呢，fft看频谱，以及代入PLL环路仿真。
分频器该如何设计呢？配合SDM和PLL需求。会存在一些同步异步的问题，对数字有所了解的才能设计好SDM code。

猪儿虫饲养员

惜悖 发表于 2023-10-19 13:55
第一个问题：采样率为参考频率，大于PLL的带宽10倍以上
第二个问题：DSM的输出为一个4-bit的二进制信号，可 ...

前两天干其他事情去了，没登上来看看。
关于第二个回答，我有3点疑问，请大佬帮忙看看。
1.为什么是4bit的信号，如果按照[-3,4]来说，-3补码也只是101，4位是因为加上了符号位吗？
2.在行为级建模和实际设计中如何让DSM输出一个4bit的二进制信号，有没有相关paper和书；
3.与DSM直接相连的分频器输入信号是4bit，也就是能实现15种分频比吗？

惜悖

猪儿虫饲养员 发表于 2023-10-23 10:00
前两天干其他事情去了，没登上来看看。
关于第二个回答，我有3点疑问，请大佬帮忙看看。
1.为什么是4bit ...

1：第4位就是符号位，需要补充一下二进制原码、反码和补码的知识

2：采用simulink行为级建模，只需要产生-3到+4的十进制数，送入simulink中分频器即可；matlab提供多个与PLL相关的similink实例，可以参考
3：分频器为可编程分频比，即分频比是可控的；对于小数锁相环，分频比肯定要超过DSM产的的范围