maxplus中后仿真

ndshyw · 发表于 2003-9-22 21:20:02

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用verilog hdl编写一程序，编译顺利通过，可是不能进行时序仿真，有五个errors，都是讲什么时钟延迟超过要求，请教各位如何解决？为何编译能通过？如果直接下载到片子中结果如何？请高手指点。多谢先。

atuhappy · 发表于 2003-9-23 08:53:00

说详细点

bravelu · 发表于 2003-9-23 09:17:17

把具体出错信息贴一下，我觉得可能是clock skew问题，你是不是用了分频时钟？这个分出来的时钟驱动能力一般，不能用来驱动太多逻辑。
看了出错信息再说吧。

ndshyw · 发表于 2003-9-23 20:52:57

版主分析的是，出错信息具体的我记不得了，明天将他考来。大概意思是讲clock skew加上需要保持得时间超过了clock要求。如果驱动能力不够如何解决呢？谢谢大家。

ndshyw · 发表于 2003-9-25 22:02:42

版主请看：
error:delay path from'|dsp:dsp_1|data_cnt_1_.q'to'|dsp:dsp_1|data1_x_waddr_reg2_1_.Q'
is 3.0ns,but Clock skew is 2.5ns and hold time required for
'|dsp:dsp_1|data1_x_waddr_reg2_1_.Q'is 0.6ns-circuit cannot operate because Clock
skew plus hold time of destination register exceeds register-to-register delay

bravelu · 发表于 2003-9-25 22:26:17

[这个贴子最后由bravelu在 2003/09/25 10:27pm 第 1 次编辑]

max plus好久不用，我记得出错信息旁边是不是会有help的，你可以看看解决办法。
给点建议：有2.5ns的clock skew的这个时钟最好用全局时钟。
如果不行的话，试试看增大data_cnt_1和data1_x_waddr_reg2_1之间的延时。

ndshyw · 发表于 2003-9-26 22:28:06

请问如何增大data_cnt_1和data1_x_waddr_reg2_1之间的延时呢？这两个不是我定义的参数，内部节点如何处理？

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