2004 具有基于DLL的时钟合成器的双通道10位200MSPS流水线D/A转换器 翻译（二）

dalina

------本帖由eetop的dalina翻译自Gabriele Manganaro的“ A Dual 10-b 200-MSPSPipelined D/A ConverterWith DLL-Based Clock Synthesizer”---------未经许可不得转载---------

                               
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图 8. 具有六个延迟级的 VCDL 内核的输出相位
VCDL中的单元内部处理差分正弦信号，以实现最大共模噪声抑制12 [10]。它们的输出最终被平方并馈送到 CMOS 相位发生器。
基本延迟单元的原理图如图 9 所示。它由两级组成：具有 BJT 输入对 Q1-Q2 的射极退化差分放大器，后面是基于Q3的射极跟随器。 该延迟单元的主极点在第一级中由(4RcC1)-1固定并设置。因此，它不依赖于偏置或控制电压。 Rc 是使用 p1扩散电阻器实现的，该电阻器具有较低的工艺和温度变化。



第二极点p2由gm3/4C2= IQ3/(4VTC2)设置。 这可以通过调节 Q3 的发射极电流进行调整，该电流可以通过由 Vctrl 驱动的 MOS 输入电流控制对进行更改，类似于 [6] 中针对 VCO 提出的方案。


延迟单元的直流增益为 ~Rc/Re，但经过设计，单元的交流增益在 2πfs 处统一，为 π/3。 第二个极点的设计使得延迟单元在 2πfs 处的总相移为 6(π/3)=2π。 因此，由于我们有六个延迟单元，因此在这种情况下，通过延迟线的总延迟具有单位传输增益。 这满足 2πfs 处的锁定条件 P7(t) = P1(t+T)。 再次，使用 Vctrl 调整单元延迟。

                               
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图 9. VCDL 的可变延迟单位单元


七．结论
提出了一种具有改进的线性度和基于 DLL 的时钟合成器的双流水线 DAC。已经讨论了以前实现的一些局限性，并提出了可能的改进。集成原型的实验结果显示了高频下持续的动态线性。尽管需要进一步开发来降低电流控制 DAC [12] 的功耗，但 P-DAC 代表了新兴片上集成通信系统中后一种架构的潜在替代方案。